信號鏈是連接真實世界和數字（zì）世界的橋梁。隨著ADC采樣率（lǜ）和采樣精度的提升，接口芯片的信號傳輸速（sù）度也越來越快，高速信號傳輸的各種挑（tiāo）戰（zhàn）慢慢浮現出來了。相比傳（chuán）統的CMOS傳輸技術，在信號鏈中引（yǐn）入LVDS或JESD204B，可以實現更高的信（xìn）號傳輸速率，更低的功耗，具備更好的抗幹擾性 (信噪比更佳)，而且線束數量會大幅降低。
什麽是LVDS和JES204B?
LVDS（Low-Voltage Differential Signaling ,低電壓差（chà）分信號）是美國國家半導體（National Semiconductor, NS，現TI）於1994年提出的一種信號（hào）傳輸模式的電平標準，它采用極低的（de）電壓擺幅傳輸高速差分數據，可以實現點對點（diǎn）或一點對多點的連（lián）接，具有低功（gōng）耗、低（dī）誤碼率、低串擾等優（yōu）點，已經被廣泛應用於串行高速數（shù）據通訊的各（gè）個場合，比較廣（guǎng）為人知的有筆記本（běn）電腦的液晶顯示，數據轉換器(ADC/DAC)的（de）高（gāo）速數字信號傳輸，汽車電子的視頻碼流傳輸等。
JESD204是標準化組織JEDEC，針（zhēn）對數據轉換（huàn）器（ADC和DAC）和邏輯器件（jiàn）(FGPA)之間進行數據傳輸，而製（zhì）定的高（gāo）速（sù）串行接（jiē）口。JESD204采用CML (Current-Mode Logic)技術來傳輸信號，該標準的 B 修訂版支持高達 12.5 Gbps串行數據速率，並可確保（bǎo） JESD204 鏈路具有可重複的確定性延遲。隨著轉換器的速度和分辨率不斷提升（shēng），以及FPGA芯片（piàn）對（duì）JESD204B標準的廣泛支持，JESD204在高速轉換器和集成RF收發器的應用中也變得更為常見。
高速信（xìn）號傳輸的實（shí）際應用
LVDS是一種電流驅動的高速信號，在發送端施加一個（gè）3.5mA的恒定電流（liú）源。控製開（kāi）關管的通（tōng）斷，就可以使得發送端（duān）流向接（jiē）收端的電流，在（zài）正向和反向之間（jiān）不（bú）斷（duàn）變化，從而在接收（shōu）端的（de）100歐姆差分負載上實現+/-350mV的差分電壓變化，最高可實現3.125Gbps的高速數據傳輸。LVDS采用差（chà）分線的傳輸方式，會帶來幾個顯著（zhe）的優勢（shì）：
● a. 允（yǔn）許發送端和接收端之間存在共模電壓差異（0-2.4V範圍內） ● b. 優秀的抗（kàng）幹擾能力，信噪比極佳 ● c. 極低的電壓擺幅，功（gōng）耗極低
傳統的LVDS采用同步（bù）時鍾的方式，使用一對（duì）差分時鍾，為（wéi）最多三（sān）對（duì）數據信號提供時鍾參考。每個時鍾周期內，每對數據傳輸7 bits信息。需要用到SerDes芯片（piàn），在發送時，將並行（háng）信號（hào）通過並/串轉換，變成高速串行信號；在接收到高速串行信號（hào）時，使用串/並轉換（huàn），還原並行信號。
現在使用的LVDS也支持8b/10b SerDes來實現更（gèng）高效的信號傳輸。這種傳（chuán）輸方式不再需要用到時（shí）鍾信（xìn）號，隻需要（yào）傳輸Data信號就可（kě）以了，節省了一對差分線。通過8b/10b編碼，將8bit有效數據映射成10bit編（biān）碼數據，這個過程中雖然增加（jiā）了25%的開銷（xiāo），但可（kě）以確保數據裏有足夠頻（pín）繁的信號跳變。
在收到（dào）信號後，通過鎖相環(PLL)從數據裏恢複出時鍾。這種傳輸架構稱之為嵌入式時鍾(Embeded Clock)。8b/10b編碼還可以讓傳輸信號實（shí）現（xiàn）直流平衡(DC Balance)，即1的個數和0的個數基本維持相等。直流平衡的傳輸鏈路可以串聯（lián）隔直電容，提升鏈路的噪聲和（hé）抖動性（xìng）能。嵌入式時鍾和8b/10b被廣泛（fàn）用於（yú）工業高速傳輸標準，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。
不同於LVDS的是, CML(Current-Mode Logic)采用電壓驅動（dòng）的方式，在源（yuán）端施加一個恒定的電壓Vcc。通（tōng）過控製（zhì）開關管的通斷，接收端就可以得到變化的差分電壓。CML使用嵌入式時（shí）鍾和8b/10b編碼，工作電壓比LVDS更高，同時在發送和（hé）接收芯片裏使用均衡技術，以確（què）保高速、長（zhǎng）距離傳輸時仍具有很優秀的誤碼率。使用CML技術的JESD204B可支持高達（dá）12.5Gbps的data rate，其最新的C版本甚至可以支持高達32Gbps data rate。
那麽我（wǒ）們在設計高速接口芯片時，到底應（yīng）該使用LVDS還是CML(JESD204)呢？簡單的原則是，CML速率更高，而LVDS則（zé）功耗更低（dī）。
當Data Rate低於2Gbps時，LVDS的應用更為廣泛，其功耗更低，抗幹擾強，較寬的共模電壓範圍讓（ràng）互連的要求變得很低。LVDS還有支持多點互（hù）連的M-LVDS和B-LVDS標（biāo）準，可以多節點互連，應用場景非常豐富。當Data rate高於3.125Gbps就必須要使用（yòng）CML了（le）。當Data Rate在2G到3.125Gbps之間時，要綜合（hé）考慮功能性，性能，和功（gōng）耗的平衡。比如說傳輸距離較長，但信號品質（zhì）要求又很高的時候，考慮用CML；傳輸距離較短，要求長續航，低功耗的時候，考慮用LVDS。
