引言信（xìn）號鏈是連接真實世界和數字世界（jiè）的橋梁。隨著ADC采樣率和（hé）采樣精度（dù）的提升（shēng），接口芯片的信號傳輸（shū）速度也越來（lái）越快，高（gāo）速信號傳輸的各種挑（tiāo）戰慢慢浮現出來了。相比傳統的CMOS傳輸技術，在信號鏈中引入LVDS或JESD204B，可以實現（xiàn）更高的信號傳輸速率，更低的功耗，具備更好的抗幹擾性 (信噪比更佳)，而（ér）且線束數量會大幅降低什麽（me）是LVDS和JES204B?
LVDS（Low-Voltage Differential Signaling ,低電壓差分信號）是美國國家半導體（National Semiconductor, NS，現TI）於1994年提出的一種信號傳輸（shū）模式的電平標準，它采用（yòng）極低（dī）的電壓擺幅傳輸高速差分數據，可以實現點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾等（děng）優點，已經被廣泛應用於串（chuàn）行高速數據通訊的各個場合，比較廣為人知的有筆（bǐ）記（jì）本電腦的液晶顯示，數據轉換器(ADC/DAC)的高（gāo）速數字信號傳輸，汽車電子的視頻（pín）碼流傳輸等。
JESD204是標準化組織JEDEC，針對數據轉換器（ADC和DAC）和邏（luó）輯器件(FGPA)之間進行數據傳輸，而製定的高速串行接口。JESD204采用CML (Current-Mode Logic)技術來傳輸信號，該標準（zhǔn）的 B 修訂版支持高（gāo）達 12.5 Gbps串行數據速率，並可確保 JESD204 鏈路具有可重複的確定性延遲。隨著轉換器的速度和分辨率不斷提升，以及FPGA芯（xīn）片對JESD204B標準的（de）廣泛支持（chí），JESD204在高速轉換器（qì）和（hé）集成RF收發器的（de）應（yīng）用中也變得更為常見。
高（gāo）速信號傳輸的實際應用
LVDS是一種電流驅動的高速信號，在發送端施加一個3.5mA的恒定電流源。控製開關管的通斷，就可以（yǐ）使得（dé）發送端（duān）流向接收（shōu）端的電流，在正向和（hé）反向之間不斷變化，從而在（zài）接收端的100歐（ōu）姆差分負載上實現+/-350mV的差分電壓變化，最高可實現3.125Gbps的高速數據傳輸。LVDS采用差分（fèn）線的傳輸方式，會帶來幾個（gè）顯著的優（yōu）勢：
● a. 允許（xǔ）發送（sòng）端和接收端之間（jiān）存在共（gòng）模（mó）電壓差異（0-2.4V範圍內）
● b. 優秀（xiù）的抗幹擾能力，信噪比極（jí）佳
● c. 極低的電壓（yā）擺幅，功耗極低
傳統的LVDS采用同步時鍾（zhōng）的方式（shì），使用一對差（chà）分時鍾（zhōng），為最多三對數據信號提供時鍾參考。每個時鍾周期內（nèi），每對數據傳（chuán）輸7 bits信息。需要用到SerDes芯（xīn）片，在發送時，將並行信（xìn）號（hào）通過並/串轉換（huàn），變（biàn）成高速串行信號；在（zài）接收到高速串行信號時，使用串（chuàn）/並轉換，還原並（bìng）行信（xìn）號。
現（xiàn）在（zài）使用的LVDS也支持8b/10b SerDes來實現更高效（xiào）的信號傳輸。這種傳輸方式不再（zài）需要用到時鍾信號，隻需要傳輸Data信號就可以了，節省了一對差分線。通過8b/10b編碼，將（jiāng）8bit有效數據映射成10bit編碼數據，這個過程中雖然增加了25%的開銷，但可以確保數據裏（lǐ）有足夠頻繁的信號跳變。
在收到（dào）信號後，通過鎖相環(PLL)從數據裏恢複出時鍾。這種傳輸架構稱之為嵌（qiàn）入式時（shí）鍾(Embeded Clock)。8b/10b編碼還可以（yǐ）讓傳輸信號實現直流平衡（héng）(DC Balance)，即1的（de）個數和0的個數基本維持相等。直流平衡的（de）傳輸鏈路可以串聯隔直電容，提（tí）升鏈路的噪聲和抖動性能。嵌入式時鍾和8b/10b被（bèi）廣泛用於工業高速傳輸標準，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。
不同於LVDS的是, CML(Current-Mode Logic)采用電壓（yā）驅動的方式，在源端施加一個恒定的電壓Vcc。通過控製開關（guān）管的通（tōng）斷，接收端就可以得到變（biàn）化的差分電壓。CML使（shǐ）用嵌入式（shì）時鍾和8b/10b編碼（mǎ），工作電壓（yā）比LVDS更高，同時（shí）在發送和接（jiē）收芯片裏使用（yòng）均衡（héng）技術，以確保高速、長距離傳輸時仍具有很優秀的誤碼率（lǜ）。使用（yòng）CML技術的JESD204B可支（zhī）持高達12.5Gbps的data rate，其最新的C版本（běn）甚至可以支持高達32Gbps data rate。
那麽我們在設計高速（sù）接口芯片時，到底應（yīng）該使用LVDS還是CML(JESD204)呢？簡單的原（yuán）則是，CML速率更高，而LVDS則功耗（hào）更低。
當Data Rate低於2Gbps時，LVDS的應用更為廣泛，其功耗更低，抗幹擾強，較寬（kuān）的共模電壓範圍讓互連的要求變得很低。LVDS還有支持多點互連的M-LVDS和（hé）B-LVDS標準，可以多節點互連，應用場（chǎng）景（jǐng）非（fēi）常豐富。當Data rate高於3.125Gbps就必須要使用CML了。當（dāng）Data Rate在2G到（dào）3.125Gbps之（zhī）間時，要綜合考慮功能性（xìng），性能，和功耗的（de）平衡。比如說傳輸距離較長，但信（xìn）號品質要求又很高的時候，考慮用CML；傳輸距離較短，要求長續航，低功耗的時候，考慮用LVDS。
